Bedankt voor uw aanvraag! Een van onze medewerkers neemt binnenkort contact met u op
Bedankt voor uw boeking! Een van onze medewerkers neemt binnenkort contact met u op.
Cursusaanbod
Grondslagen van RISC-V-architectuur en ecosysteemoverzicht
RISC-V ISA-landschap en industriële adoptie
- Filosofie van open ISA's en het landschap van de standaardisatie door RISC-V International
- Mentaal model van RISC-V: Load-Store-architectuur, registerfile, byte-ordering
- Vergelijking met ARM, x86 en POWER: afwegingen voor heterogene compute-architecturen
- Ecosysteemrijpheidsevaluatie: SiFive, T-Head, Western Digital en de groeiende open-source siliconcommunity
- Gestandaardiseerde interfaces: RISC-V Privileged ISA, Machine Software Abstraction Layer (MSBL)
Geheugenmodellen en ABI-naleving
- Specificatie van de unprivileged architectuur: CSR-map, uitzonderingsafhandeling en geheugenhiërarchieën
- RV32I/RV64I-instructiesets en ABI-naleving voor draagbare binaries over platformen heen
- Conventies voor geheugenordening en barrier-instructies voor multiprocessorsystemen
RISC-V-assemblertaalprogrammatie en compiler-toolchain
Laag-niveau instructieprogrammatie
- Basis-instructies voor gehele getallen (I), Vermenigvuldiging/Deling (M), Atomische bewerkingen (A) extensies
- Programmingstrategieën bewust van de bitbreedte voor 32-bit en 64-bit RISC-V-doelen
- Aanroepconventies en stackframe-beheer voor embedded en realtime-softwaresystemen
Vaardigheid in compiler-toolchains
- LLVM-gebaseerde compiler-toolchain: Clang, LLVM en Binutils voor cross-compilatie op RISC-V
- Linker-scripts, secties en geheugenindelingconfiguratie voor bare-metal- en RTOS-omgevingen
- Compiler-intrinsieken, optimalisatieniveaus en code tuning gebaseerd op profieldata
- Werkstromen voor de ontwikkeling van open-source toolchains: bouwen, testen en verpakken van aangepaste GCC/Clang-toolchains
Embedded systems development en realtime besturingssystemen
Bare-metal- en RTOS-programmatie
- Rust-systemprogrammatie voor RISC-V: zero-cost abstraheringen, onveilig geheugenbeheer en bare-metal development
- No-Std-omgevingen: aangepaste linkers, ontwikkeling van apparaatdrivers en memory-mapped I/O
- Zephyr RTOS en Buildroot BSP-ontwikkeling voor RISC-V-doelen
- Peripheral interfacing: GPIO, I2C, SPI, UART en DMA-controllerprogrammatie
Energie- en prestatieoptimalisatie
- Klokgating, beheer van vermogensdomeinen en optimalisatie van low-power-modi
- Cyclusnauwkeurige prestatieanalyse met simulatieprofilers en hardwareprestatietellers
- Tuning van interrupt-latentie voor realtime toepassingen met kritische veiligheidseisen
Linux-kernel- en bootloaderontwikkeling voor RISC-V
Bootfirmware en bootloader-ecosysteem
- OpenSBI (implementatie van de SBI-specificatie): ontwikkeling van bootloader-firmware
- UEFI/EDK II op RISC-V: ontwikkeling van moderne firmware-bootstacks
- Porteren van Coreboot en U-Boot voor RISC-V single-board computers
Integratie in de Linux-kernel
- Bijdragen aan de mainline kernel voor RISC-V: apparaatboom-overlays, CPU-topologie en ontwikkeling van interrupt controller (AIA)-drivers
- Ventor BSP-ontwikkeling en kernelconfiguratie voor aangepaste SoC-platforms
- Bestandssysteemondersteuning, netwerkstack en containerisatieondersteuning (Docker, Kubernetes) op RISC-V-hostsystemen
RISC-V SoC-ontwerp en FPGA-prototyping
Multicore SoC-architectuur en integratie
- Network-on-Chip (NoC)-ontwerppatronen voor RISC-V-multicore-processors
- Axi4/CHI-cachecoherentie en interprocessorcommunicatieprotocollen
- Integratie van open-source IP: OpenCores, ChIPS Framework en vendor RTL-componenten
- Busmatrixontwerp en integratie van geheugencontrollers (DDR, SRAM, eMMC, PCIe)
FPGA-gebaseerde processorprototyping
- FPGA-synthese en implementatie van RISC-V-kernen (bijv. BOOM, VexRiscv, PULP)
- SystemVerilog Assertions (SVA) en UVM-gebaseerde functionele verificatiemethodiek
- Formele verificatietools en eigenschapsgebaseerd testen voor validatie van RISC-V-kernen
RISC-V-vectoruitbreidingen en domeinspecifieke versnelling
RVV (RISC-V Vector) extensie: diepgaande analyse
- Vector load/store, vector-fused multiply-add (VFMA) en versnelling van matrixberekeningen
- Vectorbewerkingen met variabele lengte (VL, VLEN) voor werklastgeoptimaliseerde SIMD-uitvoering
- Vectormaskerbewerkingen, segmentcontrole en flexibiliteit in datatypes voor DSP- en ML-werklasten
Aangepaste DSP- en domeinspecifieke instructieontwerp
- Ontwerpen van domeinspecifieke versnellers door middel van aangepaste extensies en CBAR-gebaseerde operandinterfaces
- Aanpassingen in de compilerfrontend voor generatie van aangepaste instructies en code-emissie
- Strategieën voor hardware-softwareverdeling voor integratie van versnellers in productie-SoCs
AI-versnelling en edge machine learning op RISC-V
NPU-ontwerp en -integratie voor RISC-V-processors
- Architectuur van Neural Processing Units: systolische arrays, tensorcores en gewichtscompressie voor on-chip AI-versnelling
- Technieken voor modelkwantisering (INT8, INT4, FP8) voor edge-implementatie op RISC-V
- Kadercompatibiliteit: TensorFlow Lite Micro, ONNX Runtime en PyTorch Edge op RISC-V-doelen
Heterogene computing voor AI-werklasten
- Co-design van de RISC-V-host-CPU met een AI-versneller NPU voor realtime inferentiepijplijnen
- Optimalisatie van het geheugensubsystem: HBM/DDR-bandbreedtebeheer voor ML-modelgewichten en -activaties
- Thermisch vermogen- en budgettering voor edge AI-inferentiesystemen
Hardwarebeveiliging en vertrouwde computing op RISC-V
Fysieke geheugenbescherming en Trusted Execution
- Fysieke Geheugenbescherming (PMP) en beveiligingsmechanismen van de Page Table walker
- Secure Enclave/TEE-architecturen voor RISC-V: OP-TEE-integratie, SEV-klasse trusted execution environments
- Beveiliging van de bootketen: root of trust, secure boot en measured launch attestation
Cryptografische versnelling
- RISC-V-cryptografie-extensies (Zk, Zkr, K extensies): SHA-, AES-, RSA-, RSA-PSS- en ECC-versnelling
- Integratie van post-kwantum cryptografie (PQC) voor RISC-V-processors van de volgende generatie
- Technieken ter mitigate van side-channelaanvallen: constant-tijd programming, masking en hardware willekeurige getalgeneratoren
Geavanceerd aangepast architectuur- en ISA-extensieontwerp
Domeinspecifieke architectuur en custom instructieextensies
- Methodiek voor het ontwerpen van ISA-extensies: codering, coderingstabellen, analyse van ABI-invloed en het proces voor indiening bij RISC-V International
- Ontwerp van aangepaste registerfiles met CBAR (Custom Base Address Registers) voor operanddispatch
- Instructiepipelining, hazarddetectie en pipelineaanpassingen voor custom extensies
Verificatie en signoff van custom architectuurwijzigingen
- Ontwerp van testbenches voor custom extensies: gericht vs. constraint-random stimulusgeneratie
- Regression testing-frameworks en dekkingsgedreven verificatie voor architectuurwijzigingen
- Interoperabiliteitstesten: waarborgen dat custom instructies functioneren binnen bestaande ABI-beperkingen
Kritische veiligheids- en automotive RISC-V-toepassingen
Functionele veiligheid en naleving van automotive normen
- Naleving van ISO 26262 functionele veiligheid voor RISC-V automotive processors
- ASIL-Q-classificatie en ontwikkeling van safety manuals voor RISC-V silicon IP
- Bepaalde interruptafhandeling, lockstep core-paren en geheugenbescherming voor veiligheidskritische RISC-systemen
Industriële realtime- en edge computing toepassingen
- Naleving van IEC 61508 SIL en deterministische planning op RISC-V-multicore-platforms
- Ontwikkeling van industriële IoT-gateways met RISC-V: connectiviteit, edge-analytics en OTA-firmware-updatesystemen
Capstone project: End-to-end RISC-systeemdevelopment
Volledige levenscyclusproject
- Architectuurspecificatie: ISA-extensies en kernconfiguratieontwerp voor een gedefinieerd use case
- RTL-implementatie in SystemVerilog met UVM-testbenches en formele verificatiedekking
- FPGA-prototyping, bootloaderfirmware-ontwikkeling en integratie van bare-metal driverstack
- Aanpassing van Linux BSP en toolchain voor de custom RISC-V-kern
- Implementatie van AI-werklasten: NPU-integratie, modelkwantisering en prestatiebenchmarking
- Beveiligingsvalidatie: handhaving van PMP, secure boot en benchmarking van cryptografische versnelling
- Documentatie van de technische architectuur, analyse van IP-strategie en presentatie aan een cross-functioneel team
21 Uren
Aangepaste bedrijfsopleiding
Opleidingsoplossingen ontworpen exclusief voor bedrijven.
- Aangepaste inhoud: We passen de syllabus en praktijkopdrachten aan naar de echte doelen en behoeften van uw project.
- Voor flexibel schema: Datums en tijden aangepast aan het rooster van uw team.
- Formaat: Online (live), In-company (bij uw kantoren) of Hybride.
Prijs per privégroep, online live training, startend vanaf 4800 € + BTW*
Neem contact met ons op voor een exacte offerte en om onze laatste promoties te horen
Reviews (2)
De uitleg en interactie van de trainer waren echt goed; zelfs als ik waarschijnlijk niet genoeg ervaring had, heb ik er veel aan geleerd!
Pieter Bruynseels - Spot Buy Center BV
Cursus - Design Patterns
Automatisch vertaald
Ik vond het platform dat we gebruikten erg leuk. Het was echt aangenaam en gemakkelijk in gebruik. Ik vond de sectie over TypeScript geweldig, vooral het gedeelte over namespaces en modules.
Robert - DB Global Technology
Cursus - JavaScript - Advanced Programming
Automatisch vertaald
